삼성전자, 세계 최초 '42nm 3D 적층 트랜지스터' 구현...수평의 한계 수직으로 돌파...2026 VLSI Symposium 베스트 페이퍼 선정, 같은 면적에 트랜지스터 2배 담아 전력효율 2배·성능 100% 향상 기대

[한국정보기술신문] 삼성전자 반도체연구소 Logic TD팀이 게이트 피치 42나노미터(nm) 수준의 3D 적층 트랜지스터를 세계 최초로 구현했다고 밝혔다. 이 연구 성과를 담은 논문은 반도체 분야 최고 권위 학회인 2026 VLSI 심포지엄에서 제출된 1,000여 편 가운데 최고 평가를 받아 베스트 페이퍼(Best Paper)로 선정됐다. 트랜지스터는 전기 신호를 켜고 끄거나 키우는 반도체의 가장 작은 부품으로, 최첨단 칩 하나에 수백억 개가 들어간다. 게이트 피치는 이웃한 트랜지스터 사이의 간격을 뜻하는데, 이 값이 작을수록 같은 넓이에 더 많은 트랜지스터를 넣을 수 있어 집적도를 가늠하는 핵심 지표로 쓰인다.

이번 성과는 그동안 물리적 한계로 여겨지던 수평 방향 집적도의 벽을 수직 구조로 넘어섰다는 점에서 주목받고 있다. 집적도란 일정한 면적 안에 얼마나 많은 트랜지스터를 담을 수 있는지를 나타내는 값이다. 3D 적층 트랜지스터는 트랜지스터를 평면에 나란히 늘어놓는 대신 위아래로 쌓아 올리는 구조를 말한다. 3D는 가로·세로에 높이까지 더한 3차원을 뜻한다.

반도체를 위로 쌓아 면적의 한계를 푸는 방식은 메모리 반도체에서 먼저 자리 잡았다. 데이터를 저장하는 낸드 플래시에서는 셀을 수직으로 쌓은 V낸드가, 또 다른 메모리인 D램에서는 여러 칩을 층층이 올린 고대역폭 메모리(HBM)가 대표적이다. 낸드 플래시는 전원이 꺼져도 데이터가 지워지지 않는 저장용 메모리를, D램은 작업 중인 데이터를 잠시 담아 두는 메모리를 가리킨다.

이번 연구는 그 흐름을 연산을 담당하는 로직 반도체로 끌고 온 것이다. 로직 반도체는 중앙처리장치(CPU)나 그래픽처리장치(GPU)처럼 계산과 제어를 맡는 반도체를 말한다. 연구를 이끈 권욱현 마스터는 메모리에서 수직 적층으로 면적의 한계를 풀어 온 선례가 자연스럽게 로직 개발로 이어진 것이라고 설명했다.

로직 반도체를 쓰는 고객들의 핵심 요구는 같은 면적에 트랜지스터를 최대한 많이 넣어 달라는 것이다. 문제는 트랜지스터 간격을 좁히다 보면 소자 사이를 전기적으로 막아 주는 절연체도 함께 얇아진다는 데 있다. 절연체는 전기가 통하지 않도록 가로막는 물질이다. 이 절연체가 일정 두께 밑으로 얇아지면 막아 주는 효과가 사라져 트랜지스터 사이로 전류가 새고, 소자가 제대로 동작하지 않게 된다. 수평 방향으로 좁히는 데에는 더 이상 줄일 수 없는 물리적 하한선이 존재한다는 의미다.

연구팀은 이 한계를 트랜지스터를 위로 올려 푸는 방식으로 접근했다. 정영채 TL은 단독주택이 빽빽이 들어선 동네에서 옆집과의 간섭을 피하려고 위로 올린 복층 주상복합 건물에 이를 빗댔다. 소자를 수직으로 쌓으면 옆으로 떨어뜨릴 때 필요했던 절연체 두께 제약이 사라지기 때문이다. 한 면적에 놓이던 트랜지스터 수는 둘에서 하나로 줄어드는 대신, 그 자리에 두 개를 위아래로 쌓을 수 있어 결과적으로 같은 면적에 두 배를 담게 된다.

평면(2D) 구조에서는 절연체 두께가 소자 사이의 가로 간격에 곧바로 영향을 준다. 반면 수직(3D) 구조에서는 위아래 소자를 갈라 주는 절연체 두께가 높이 방향으로 정해지므로, 평면에서 차지하는 넓이와는 상관이 없어진다. 이론적으로 같은 넓이 안에 두 배의 소자를 넣을 수 있고, 이는 곧 집적도가 두 배로 늘어나는 효과로 이어진다는 것이 연구팀의 설명이다.

집적도뿐 아니라 트랜지스터 크기 자체도 한계를 다시 썼다. 연구팀에 따르면 이번 논문이 나오기 전까지 업계가 구현한 가장 작은 게이트 피치는 48nm였다. 연구팀은 이를 42nm로 낮춰 세계에서 가장 작은 트랜지스터를 세계 최초로 만들어 냈다. 여기에 전류가 흐르는 통로인 나노시트 채널을 위·아래 각각 3단씩(3/3단) 쌓아 기존 2/2단을 넘어선 세계 최고 수준을 달성했고, 위아래 소자를 잇는 방식도 새로 개발했다. 나노시트 채널은 머리카락보다 훨씬 얇은 막 형태로 전류가 지나가는 길을 말한다.

수직으로 쌓는 구조에서는 구조물의 높이가 폭에 비해 커지는 종횡비가 높아진다. 종횡비가 커질수록 반도체 재료를 깎아 내는 식각 공정의 난이도가 급격히 올라간다. 식각은 화학적·물리적 방법으로 재료를 깎아 모양을 만드는 공정이다. 특히 위아래 트랜지스터를 수직으로 곧장 뚫어 잇는 RBC(RX Bounded Contact) 공정이 이번 연구의 최대 난제였다.

주저자인 황동훈 수석 연구원은 이를 고층 건물 사이를 굴착기로 파내려 가는 일에 비유하며, 입구가 좁고 깊다 보니 파낸 자리를 절연체나 금속으로 빈틈 없이 채우기가 매우 어려웠다고 설명했다. 기존에는 트랜지스터 측면을 돌아 'ㄷ' 자 형태로 잇는 방식을 썼지만, 새로 개발한 RBC는 위아래를 'I' 자로 곧장 관통해 연결한다. 기존보다 세 배 이상 깊이 뚫어야 해 공정 난이도가 높았던 만큼, 이를 세계 최초로 구현한 점이 높은 평가를 받았다.

학회 제출 일정을 맞추려면 핵심 공정인 RBC를 2025년 10월 안에 완성해야 했지만, 하필 그달에 최대 열흘에 이르는 추석 연휴가 있었다. 연구팀은 근무자가 없는 날이 생기지 않도록 휴가를 반납하며 연휴 대응 계획을 직접 짰고, 공정개발팀도 비상 인력을 편성했다. 새 소재를 활용한 공정을 시도했다가 실제 검증에서 기대만큼 효과가 나지 않아 전략을 전면 수정하는 등 네 차례 시도 끝에 최적의 공정을 확보했다. 정영채 TL은 메모리에서 수직형 소자를 만들어 온 공정팀의 경험이 밑거름이 돼 위기를 넘긴 장면으로 기억한다고 말했다.

연구팀은 이 구조가 양산으로 이어질 경우 전력효율과 성능 모두에서 큰 폭의 개선을 기대할 수 있다고 본다. 전력효율은 같은 면적에 들어가는 트랜지스터 개수에 비례하는데, 수직 적층으로 트랜지스터 수가 두 배로 늘면 전력효율도 두 배로 높아진다는 설명이다. 또 기존 공정은 세대를 거듭할 때마다 성능이 약 15%씩 개선되는 것이 일반적이지만, 트랜지스터 수가 단숨에 두 배로 늘어나는 이 구조는 이론적으로 성능이 100% 향상되는 것과 같다고 연구팀은 덧붙였다.

이런 특성은 더 작은 면적에 더 적은 전력으로 더 많은 연산을 처리해야 하는 인공지능(AI)이나 고성능 컴퓨팅(HPC) 분야에 특히 들어맞는다. HPC는 대규모 계산을 빠르게 처리하는 고성능 컴퓨터 기술을 말한다. 황동훈 수석 연구원은 AI 시대 고객이 요구하는 로직 제품에 가장 적합한 구조라고 강조했다.

연구팀은 이번 성과를 집을 짓기 위한 벽돌을 만든 단계로 규정했다. 이번 연구가 로직 제품을 이루는 가장 기본 단위인 두 종류의 트랜지스터를 수직으로 쌓은 것이라면, 다음은 이 벽돌로 실제 회로라는 집을 짓는 일이다. 권욱현 마스터는 후속 과제로 회로가 정상 동작하는지 확인하는 시험 회로인 링 오실레이터와 고속 임시 메모리 회로인 SRAM 개발을 제시하며, 제품화를 향한 다음 걸음을 내딛겠다고 밝혔다.

다만 이번 성과는 학회에서 인정받은 연구 단계의 결과로, 실제 제품 양산과 상용화로 이어지기까지는 회로 구현과 수율 확보 등 풀어야 할 과제가 남아 있다. 수율은 생산한 반도체 가운데 정상 제품의 비율을 뜻한다. 연구팀은 이번 42nm 3D 적층 트랜지스터 구현이 로직 반도체가 한 평면에 담을 수 있는 트랜지스터의 한계를 수직 공간으로 넓히는 출발점이라고 의미를 부여했다.