AMD, CES 2026서 차세대 Venice CPU와 MI400 가속기 실리콘 공개...256코어 Zen 6 아키텍처 탑재

AMD가 CES 2026에서 최대 256코어를 탑재한 Venice 서버 CPU와 MI400 시리즈 AI 가속기의 실물을 최초 공개했다.

[한국정보기술신문] AMD가 지난 6일(현지시간) 미국 라스베이거스에서 열린 CES 2026에서 차세대 Venice 시리즈 서버 CPU와 MI400 시리즈 데이터센터 가속기의 실리콘을 공개했다. AMD는 지난해 6월 Advancing AI 행사에서 두 제품의 사양을 발표한 바 있으나, 실제 실리콘을 공개한 것은 이번이 처음이다.

Venice는 기존 EPYC Rome 이후 사용되던 유기 기판 패키징 방식 대신 Strix Halo나 MI250X와 유사한 첨단 패키징 기술을 채택했다. 또한 기존 EPYC CPU들이 단일 IO 다이를 사용했던 것과 달리 2개의 IO 다이를 탑재했다는 점이 눈에 띈다.

Venice는 각각 32개 코어를 탑재한 8개의 CCD를 장착해 패키지당 최대 256개의 코어를 제공한다. 각 CCD는 약 165mm²의 N2 공정 실리콘으로 제작됐다. AMD가 코어당 4MB의 L3 캐시를 유지했다면, 각 CCD는 32개의 Zen 6 코어와 128MB의 L3 캐시를 탑재하게 된다. 이는 Zen 6 코어와 4MB L3 캐시를 합쳐 약 5mm²에 해당하며, N3 공정 기반 Zen 5의 약 5.34mm²와 유사한 수준이다.

대폭 확대된 IO 다이와 전력 공급 개선

IO 다이는 각각 약 353mm²로 총 700mm² 이상의 실리콘이 IO 전용으로 할당됐다. 이는 기존 EPYC CPU의 약 400mm²에서 대폭 증가한 수치다. 두 IO 다이 역시 CCD와 유사한 첨단 패키징 기술을 사용하는 것으로 보인다. 패키지 양옆에는 8개의 작은 다이가 배치돼 있는데, 이들은 구조용 실리콘이거나 CCD와 IO 다이에 전력 공급을 개선하기 위한 심층 트렌치 커패시터 다이로 추정된다.

12개 HBM4 탑재한 MI400 가속기

MI400 가속기는 12개의 HBM4 다이와 2nm 및 3nm 공정으로 제작된 12개의 컴퓨트 및 IO 다이를 탑재한 대형 패키지다. MI350처럼 2개의 베이스 다이가 있으며, MI350과 달리 베이스 다이 상단과 하단에 2개의 추가 다이가 배치돼 있다. 이 추가 다이들은 PCIe, UALink 등 패키지 외부 IO 용도로 사용될 것으로 보인다.

베이스 다이는 각각 약 747mm²이며, 외부 IO 다이는 각각 약 220mm²로 측정됐다. 컴퓨트 다이의 경우 패키징으로 인해 정확한 구분은 어려우나, 각 베이스 다이에 4개씩 총 8개의 컴퓨트 다이가 탑재된 것으로 추정된다. 컴퓨트 칩렛의 최대 크기는 약 180mm²이며, 실제로는 140~160mm² 범위일 것으로 예상된다.

MI440X와 Venice-X 신규 발표

AMD는 MI455X와 Venice를 탑재할 Helios AI Rack 외에도 추가 제품을 발표했다. MI440X는 MI430X, MI455X에 이어 MI400 패밀리의 세 번째 제품으로, MI300/350 시리즈를 직접 대체할 수 있도록 8-way UBB 박스에 맞춰 설계됐다.

Venice-X도 공개됐는데, 이는 Venice의 V-Cache 버전으로 추정된다. AMD가 Turin-X를 건너뛰었다는 점에서 주목할 만하다. 256코어 버전의 Venice-X가 출시된다면, 고코어 수 CCD가 V-Cache 다이를 지원하는 첫 사례가 된다. AMD가 기존 베이스 다이 캐시 대 V-Cache 다이 캐시 비율을 유지한다면, 각 32코어 CCD는 최대 384MB의 L3 캐시를 갖추게 되며, 칩 전체에서는 3GB의 L3 캐시를 제공하게 된다.

Venice와 MI400 시리즈는 올해 후반 출시 예정이다.

한국정보기술신문 정보통신분과 송유찬 기자 news@kitpa.org